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这可能是一个很讨厌的问题,但是在任何地方都找不到答案。 我正计划开始在专用FPGA(可能是小
我正在通过串行通信与FPGA进行通信。 每大约1毫秒传输1字节(8位)数据(每1毫秒产生8位脉冲,间隔之
我正在用verilog编写一个简单的控制单元。像这样。 <pre><code>module controlUnit( output reg wreg, input w
因此,我的时序发生器项目中需要几kB的SRAM。由于它无法正常工作,我决定编写一个带有延迟的专用程
我是这里的新手,要回答这个问题太容易了,但我并不熟悉。 我的BD中有“ cabletester_prbs15_bytegenerat
我在系统中插入了多个相同的板。设备PCIe通过Xilinx IP内核实现。对每个FPGA程序进行编程后,请手动刷新
我正在尝试将GPIO中断添加到Xilinx的lwIP示例中。以下是无法启用我的中断的中断设置: <pre><code>void pla
我正在为新的Forwardcom指令集设计一个软核。我怀疑如何设计串行输入/输出。 I / O指令具有单独的地址空
假设我有一些简单的Verilog代码,用于通过每1秒打开和关闭一个LED来控制一个LED。我称它为“ blinker.v”
大家好,我在modelsim中建立了一个简单的设计,并带有许多verilog文件。我正在尝试获取RTL原理图,因此
我试图将在Vivado HLS中解释为<a href="https://www.xilinx.com/html_docs/xilinx2019_1/sdaccel_doc/design-examples-using-libname-lib
我正在尝试在Terasic Ubuntu 16.0桌面SD卡上设置覆盖设备树,以将带有MSEL的DE1-SoC Cyclone V Terasic的FPGA编程为00
我正在尝试取小数的幂。基数和指数数是可变的。基数从0变为2 * pi,并且pi / 20越来越多。指数从0到19。
我必须在Android中开发一个应用程序,该应用程序必须从FPGA板读取和接收数据。我使用USB附件模式执行此
我正在尝试在VHDL中设计一个模块,以将一个范围转换为另一范围。例如,我想将10-100的范围转换为0-15的
我知道FPGA中存在哪些组件。称为CLB的主要构建块由LUT,触发器和MUX组成。 我的问题是,当我编写
我想使用FPGA实现一半加法器。为此,我需要设计CLB,更具体地说是针对半加法器的LUT。我知道LUT只给出
我正在尝试通过编写一个非常简单的SOP来学习如何使用FPGA。 TOP文件运行良好,当我生成比特流并将代码
我要求在 zybo 板上的 zynq 处理系统上运行。任务是从 SD 卡读取图像并将其存储在变量中以对其进行数学
假设我们有一个 FPGA 板,它使用特定接口(例如几英寸远的 PCIE 或以太网)与 jetson nano 板进行通信。一