数字IC设计时序之建立、保持时间

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一、Setup time/Hold time(建立、保持时间)

• Setup time(建立时间Tsu)：在时钟沿(上升沿)到来之前，数据所需保持不变的最小时间
  

  

• Hold time(保持时间Th)：在时钟沿(上升沿)到来之后，数据所需保持不变的最小时间
  

  

• 建立与保持时间是确保在时钟沿(上升沿)对数据采样时确保数据的正确性，如果在这段时间内数据没能保持不变，则称为建立、保持时间违例(Setup time/Hold time Violation)，这样会导致在时钟沿(上升沿)采样的数据可能会产生亚稳态，从而导致后面RTL设计的一系列错误。至于如何解决建立与保持时间违例可以参考第四节。
  

  

二、为什么会有Setup time(建立时间)、Hold time(保持时间)要求

  要说起建立与保持时间，这就要从触发器说起。因为触发器是数字电路中一个最基本的单元，而建立与保持时间正是触发器中的一个概念。构成一个边沿触发器最普通的方法是采用主从结构，如下所示：

1、主从结构边沿触发寄存器

 寄存器是由一个负锁存器(主级)串联一个正锁存器(从级)构成，下图采用的是多路开关型锁存器。

1. 在时钟的低电平阶段$(CLK=0)$，主级相当于一条导线，输入$D$被直接传送到主级的输出端$Q_M$，在此阶段，从级一直处于维持状态，通过反馈保护它原来的值。
2. 在时钟的上升沿期间，主级停止对输入采样，而从级开始采样。
3. 在时钟高电平阶段$(CLK=1)$，从级对主级的输出$Q_M$采样，而主级处于维持状态(即输出$Q_M$由反馈保护它的值)，由于$Q_M$在时钟的高电平阶段保持不变，因此输出$Q$每周期只翻转一次。

 由于Q的值就是时钟上升沿之前的D值，因此具有正沿触发效应。负沿触发寄存器同理，只需简单改变下正负锁存器的位置就可以。边沿触发寄存器时序图如2所示：

2、边沿触发寄存器时序图

3、晶体管级主从结构边沿触发寄存器

 下图是个完整的主从正沿触发寄存器晶体管实现电路，接下来就从内部结构讨论第一节的传输是如何完成的。

1. 在时钟的低电平阶段$(CLK=0)$，$T_1$导通$T_2$关断，输入$D$被采样到节点$Q_M$上。在此期间，$T_3$和$T_4$分别关断和导通。交叉耦合的反向器($I_5$、$I_6$)保持从锁存器的状态。
2. 在时钟上升到高电平时$(CLK=1)$，主级停止对输入采样并进入维持状态，$T_1$关断$T_2$导通，交叉耦合的反相器$I_2$和$I_3$保持$Q_M$状态。同时，$T_3$导通$T_4$关断，$Q_M$被采样到输出$Q$上。

4、多路开关型主从寄存器的时序特性

  我们假设在理想情况下，上图电路中每个反相器传播延时为$t_{p{d}_{-}inv}$，传输门的传播延迟为$t_{p{d}_{-}tx}$。同时假设污染延时(contamination delay)为0，而且CLK端的反相器的延时也为0。

1. 建立时间是输入$D$在时钟上升沿之前必须有效的时间，就相等价于在时钟上升沿之前输入$D$必须稳定多长时间才能使$Q_M$采样的值是可靠的？对于上面的多路开关型寄存器，输入$D$在时钟上升沿之前必须传播经过$I_1$、$I_2$、$I_3$和$T_1$。这就保证了在传输门$T_2$两端节点电压相等，否则交叉耦合反相器($I_2$、$I_3$)就可能停在一个不确定的值上。建立时间到这里就相当于保持$T_2$输入与输出相同的最短时间。
2. 由上图电路我们可知，最短时间为$T_1$导通时，$D$首先经过$I_1$与$T_1$，由于此时$T_2$与$T_3$处于关断状态，所以此时数据首先到达传输门$T_2$的输出端，另一边经过$I_3$与$I_2$到达传输门$T_2$的输入端，当数据这个分支到达传输门$T_2$的输入端的时候，此时$Q_M$的值已经保持稳定，时钟可以翻转进入从级数据传输。所以建立时间即数据输入$D$在时钟翻转前保持不变的最小时间就必须大于等于$3\ast t_{p{d}_{-}inv}+t_{p{d}_{-}tx}$。
3. 传播延时是$Q_M$数据传播至输出$Q$所需时间，由于在建立时间包含了$I_3$与$I_2$的延时，则$I_4$的输出在时钟上升沿之前已经有效，所以传播延时$t_{co}$就是数据通过$T_3$与$I_6$的延时$(t_{co}=t_{p{d}_{-}tx}+t_{p{d}_{-}inv})$。
4. 保持时间表示时钟上升沿之后输入必须保持稳定的时间。在上面电路中，当时钟为高电平时，传输门$T_1$关断。由于$D$输入$CLK$在到达$T_1$之前都要通过反相器，所以在时钟变为上升沿之后输入上的任何变化都不会影响输出，所以保持时间为0。

三、建立、保持时间之时序约束

  上节分析了理想情况下建立与保持时间的时序约束要求，但实际情况下保持时间不为0，建立与保持时间还需要考虑时钟的偏移、组合逻辑时延等。

1、时序模型

  典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示触发器+组合逻辑+触发器模型。
  这里我们将数据通过组合逻辑电路的延时称为$T_{comb}$，$D$触发器的传播延时如上节一样称为$T_{co}$，时钟偏移(目的时钟路径相对于源时钟路径之间的偏移)为$T_{skew}$，时钟周期为$T_{clk}$。

模型图

时序图

2、保持时间约束

  由上面的时序图可以看出，如果没有时钟偏移，保持时间约束为$T_{co}+T_{comb}>T_{hd}$，但是有了时钟偏移，原来以$clk$时钟上升沿为基准的变为了以$cl{k}_{s}kew$为基准，缩短了其保持时间约束，则这时约束应该更新为$T_{co}+T_{comb}-T_{skew}>T_{hd}$

3、建立时间约束

  建立时间约束则就可以根据时钟周期来建立为$T_{clk}-(T_{co}+T_{comb}-T_{skew})>T_{su}$，即$T_{clk}+T_{skew}-T_{co}-T_{comb}>T_{su}$

四、如何消除建立、保持时间违例(Setup time/Hold time Violation)

1、裕量Time Slack

• 时间裕量包括建立时间裕量和保持时间裕量（setup slack和hold slack）。从字面上理解，所谓“裕量”即富余的、多出的，即保持最低要求的建立时间或保持时间所多出的时间，那么“裕量”越多就意味着时序约束越宽松。
  如果Times Slack > 0 , 则电路能够正常被采样，否则不可以！

2、Setup Time Violation解决方法

• Setup时间公式：$T_{setupslack}=T_{clk}+T_{skew}-T_{co}-T_{comb}-T_{su}$。其中$T_{setupslack}$是建立时间裕量。如果出现了Setup Time Violation，也就是说$T_{setupslack}$为负数了，那么可以考虑：
  1、增大时钟周期$T_{clk}$，即降低时钟频率
  2、减小传输延迟$T_{co}$，即更换更快的器件，使用更先进的器件库
  3、减小$T_{Tcomb}$，即减小组合逻辑延时，主要是关键路径的处理。包括插入寄存器使其流水、重定时等。
  4、增大时钟偏移$T_{skew}$。如果时钟偏移$T_{skew}$为正，对setup time是有利的，对hold time是有害。

3、Hold Time Violation解决方法

• Hold Time公式：$T_{holdslack}=T_{co}+T_{comb}-T_{skew}-T_{hd}$。其中$T_{holdslack}$是保持时间裕量。如果出现了Hold Time Violation，也就是说$T_{holdslack}$为负数了，那么可以考虑：
  1、增加$T_{co}$延迟，增大数据的延迟具体表现为插入Buffer，Xilinx还提到可以插入LUT1增加延迟等方式来修复；
  2、增大$T_{comb}$，即增大组合逻辑延时，主要是关键路径的处理。可以增加Buffer，或者后端布局布线拉长布线以增加延时。
  3、减小时钟偏移$T_{skew}$。如果时钟偏移$T_{skew}$为正，对setup time是有利的，对hold time是有害。

五、Verilog时序检查

1、setup 建立时间检查

  语法格式：$setup(data_event, reference_event, limit);

  例如：$setup(data, posedge clk, tSU);表示在clk上升沿到来之前的tSU时间段内，检查data的有效时间是否在这段时间内，如果落在了上升沿到来前的tSU时间窗口内，则不满足建立时间要求，就会产生建立时间冲突。

2、hold 保持时间检查

  语法格式：$hold(reference_event, data_event, limit);

  例如：$hold(posedge clk, data, tHLD);表示在clk上升沿到来之后的tHLD时间段内，检查data的有效时间是否在这段时间内，如果落在了上升沿到来后的tHLD时间窗口内，则不满足保持时间要求，就会产生保持时间冲突。

3、setup/hold 建立、保持时间检查

  语法格式：$setuphold(reference_event, data_event, hold_limit, setup_limit);

  例如：$setuphold(posedge clk, data, tSU, tHLD);等价于$setup(data, posedge clk, tSU);与$hold(posedge clk, data, tHLD);

4、width 脉冲宽度检查

  语法格式：$width(reference_event, limit);

  例如：$width(posedge clk, 10);表示检查clk的高电平持续时间是否大于10个时间单位。

5、skew 时钟歪斜检查

  语法格式：$skew(reference_event, data_event, limit);

  例如：$skew(posedge clk1, posedge clk2, 10);表示检查clk1与clk2之间的时钟偏移是否超过10个时间单位。

6、period 时钟周期检查

  语法格式：$period(reference_event, limit);

  例如：$period(posedge clk, 4);表示检查clk的周期是否超过4个时间单位。

7、recovery 复位信号的恢复时间检查

  语法格式：$recovery(reference_event, data_event, limit);

  例如：$recovery(posedge rst_n, posedge clk, 4);表示检查在时钟clk上升沿来临之前，复位信号rst_n恢复到非复位状态的需求时间是否大于4个时间单位，确保时钟上升沿时有效复位到非复位状态。

8、removal 复位信号的移除时间检查

  语法格式：$removal(reference_event, data_event, limit);

  例如：$removal(posedge rst_n, posedge clk, 3);表示检查在时钟clk上升沿到来之后，复位信号rst_n恢复到非复位状态还需要保持的时间是否大于3个时间单位。

9、recrem 复位信号的恢复/移除时间检查

  语法格式：$recrem(reference_event, data_event, recovery_limit, removal_limit);

  例如：$recrem(posedge rst_n, posedge clk, recovery_limit, removal_limit);等价于$recovery(posedge rst_n, posedge clk, recovery_limit);与$removal(posedge rst_n, posedge clk, removal_limit);

六、参考

[1]《Xilinx Vivado 数字设计权威指南》
[2]《数字集成电路第二版》
[3]《猫叔FPGA时序约束教程》

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