如何解决如何在sparc V8处理器中设置TBR？
对于这是一个非常基本的问题，我深表歉意，恐怕我不知道该向谁或在哪里问这样的问题。
我正在研究sparc v8模拟器项目，并且目前只能处理陷阱。 V8手册对我没有帮助，我也不知道哪个“陷阱”具有什么“陷阱编号”。
The comments on this question给我一些想法，但不是整个情况。 This page解释了陷阱的输入，但是我仍然遇到相同的问题。我不知道给定TBR的初始值是多少，以及如何根据“陷阱编号”计算TBR值。
我将从TBR寄存器设置为0开始。如果我的ELF文件中有ta 1，请问该怎么做？
解决方法
如何在 sparc V8 处理器中设置 TBR？
执行此操作的指令在某些汇编器中被命名为 wrtbr value（例如 wrtbr %i5），而在其他汇编器中被命名为 mov value,%tbr（例如 mov %i4,%tbr）。
只有操作系统可以改变TBR寄存器；尝试从用户模式（应用程序）访问该寄存器将导致类型 3 异常。
如果您正在使用仅在应用程序级别模拟 CPU 的 Sparc 模拟器（我几年前写过一个类似的），则根本不支持此指令，因为只有操作系统才能执行它。
请注意，您只写入“TBR”寄存器的“TBA”字段（位 31...12）； “tt”字段（位 11...4）在陷阱/中断/异常发生时由 CPU 写入。
...什么'trap'有什么'trap number'。
“Sparc 架构手册第 8 版”在第 76 页的表 7-1 中列出了“tt”（TBR 寄存器的第 11..4 位）的值：
0x01 Instruction access exception
0x02 Illegal instruction
0x03 Privileged instruction
0x04 Floating point disabled
0x05 Window overflow
0x06 Window underflow
0x07 Memory address not aligned
0x08 Floating point exception
0x09 Data access exception
0x0A Tag overflow
0x0B Watch point detected
0x11-0x1F Hardware interrupts
0x20 Register access error
0x21 Instruction access error
0x24 Coprocessor disabled
0x25 Unimplemented FLUSH
0x28 Coprocessor exception
0x29 Data access error
0x2A Division by zero
0x2B Data store error
0x2C Data access MMU miss
0x3C Instruction access MMU miss
0x60-0x7F CPU or hardware specific
0x80-0xFF "txx" instructions (example: "ta 0x25" => 0x80+0x25 = 0xA5)
我不知道给 TBR 的初始值是什么，以及如何根据“陷阱数”计算 TBR 值。
您必须实现 256 个中断处理程序，每条指令长度为 4 条指令，并将这 256 个中断处理程序放置在某个地址为 4096 倍数的 4096 字节长度的内存区域中。
（因为一个真正的异常处理程序的长度超过 4 条指令，大多数 4 条指令的异常处理程序或多或少会跳转指令到实际的异常处理程序。）
示例：您的 256 个中断处理程序位于地址 0x12345000。
您将此地址（示例中为 0x12345000）写入 TBR 寄存器。
如果发生某些陷阱，陷阱编号将乘以 16 并添加到该地址。结果是中断处理程序的地址。
示例：
当指令ta 5被执行时，会出现陷阱号（5+0x80）。
0x12345000+(5+0x80)*16 = 0x12345850。
CPU 将在地址 0x12345850 处执行陷阱处理程序。
假设执行了一些 save 指令并且内部寄存器中没有更多空间。然后发生“窗口溢出”（陷阱编号 5）。
0x12345000+5*16 = 0x12345050。
CPU 将在地址 0x12345050 处执行陷阱处理程序。
我开始时 TBR 寄存器设置为 0。如果我的 ELF 文件有 ta 1，那么要遵循哪些步骤？
这意味着 CPU 在地址 0+(0x80+1)*16 = 0x810 处执行代码。
但是，正如我已经说过的，您不能从应用程序访问 TBR 寄存器，而只能从操作系统访问...
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