Verilog自检testbench无法运行？建立一个简单的ALU，这应该不难

如何解决Verilog自检testbench无法运行？建立一个简单的ALU，这应该不难

我的任务是建立一个ALU。但是，我一定不明白测试平台应如何运行。我已经运行了其他简单的测试平台，就很好了。

1. 代码编译（使用quartus）
2. 制作了一个文本文件，并将其转换为“ test.tv”文件
3. 打开modelsim并添加文件
4. 运行时，y和zero端口有问题。

这是我的代码：

module ALU(input [31:0] a,b,input [2:0] f,output reg [31:0] y,output reg zero);

always @(*) begin

    case(f)
      3'b000: y = a & b;  
      3'b001: y = a | b;  
      3'b010: y = a + b;    
      3'b011: y = 32'b0;    
      3'b100: y = a & ~b;
      3'b101: y = a | ~b;
      3'b110: y = a - b;
      3'b111: y = a < b;
     default: y = 32'b0;
  endcase
if(y==0)
    zero=1'b1;
else
    zero=1'b0;
end 
endmodule

// **********************

module testALU();
 reg clk;
 reg [31:0]a,yexpected;
 reg [2:0]f;
 reg [31:0]y; 
 reg zeroexpected;
 reg zero;
 reg[31:0] vectornum,errors;
 reg [100:0] testvectors[10000:0];

 ALU dut(a,f,yexpected,zeroexpected);

always
begin
    clk = 1; #5; clk = 0; #5;
end

initial
begin
    $readmemb("test.tv",testvectors);
    vectornum = 0; errors = 0;
end

always @(posedge clk)
begin
#1; {a,zeroexpected} = testvectors[vectornum];
end

always @(negedge clk)
begin
if (y !== yexpected) begin
$display("Error: inputs = %b",{a,f});
$display(" outputs = %b (%b expected)",y,yexpected);
errors = errors + 1;
end

vectornum = vectornum + 1;
if (testvectors[vectornum] === 100'bx) begin
    $display("%d tests completed with %d errors",vectorum,errors);
    $stop;
 end
 end
endmodule   

// *************************************

错误：

**错误：**（vsim-3043）无法解析对“ vectorum”的引用。 时间：0 ps迭代：0实例：/ testALU文件：C：/ Users / prest / Desktop / Hardware Design / ALU / testALU.v行：40

**错误**（可抑制）：（vsim-3053）端口'y'的非法输出或inout端口连接。 时间：0 ps迭代：0实例：/ testALU /测试文件：C：/ Users / prest / Desktop / Hardware Design / ALU / testALU.v行：11

**错误**（可抑制）：（vsim-3053）端口'零'的非法输出或输入端口连接。 时间：0 ps迭代：0实例：/ testALU /测试文件：C：/ Users / prest / Desktop / Hardware Design / ALU / testALU.v行：11

这是我的“ test.tv”文件的二进制格式

> 00000000000000000000000000000000_00000000000000000000000000000000_010_00000000000000000000000000000000_1
> 00000000000000000000000000000000_11111111111111111111111111111111_010_11111111111111111111111111111111_0
> 00000000000000000000000000000000_01010101010101010101010101010101_010_01010101010101010101010101010101_0

我知道这可能看起来很愚蠢和简单，但是我确实在尝试学习这一点，并且显然不了解某些内容。有人可以帮忙吗？

解决方法

您有一些错误。

将INSTALLED_APPS = [ 'django.contrib.admin','django.contrib.auth','django.contrib.contenttypes','django.contrib.sessions','django.contrib.messages','django.contrib.staticfiles','bootstrap3','accounts','social_django',# <--adding social app ] AUTHENTICATION_BACKENDS = ( 'social_core.backends.facebook.FacebookOAuth2','social_core.backends.twitter.TwitterOAuth','social_core.backends.github.GithubOAuth2','django.contrib.auth.backends.ModelBackend',) MIDDLEWARE = [ 'django.middleware.security.SecurityMiddleware','django.contrib.sessions.middleware.SessionMiddleware','django.middleware.common.CommonMiddleware','django.middleware.csrf.CsrfViewMiddleware','django.contrib.auth.middleware.AuthenticationMiddleware','django.contrib.messages.middleware.MessageMiddleware','django.middleware.clickjacking.XFrameOptionsMiddleware','social_django.middleware.SocialAuthExceptionMiddleware',#<--for social app ] TEMPLATES = [ { 'BACKEND': 'django.template.backends.django.DjangoTemplates','DIRS': [TEMPLATE_DIR,],'APP_DIRS': True,'OPTIONS': { 'context_processors': [ 'django.template.context_processors.debug','django.template.context_processors.request','django.contrib.auth.context_processors.auth','django.contrib.messages.context_processors.messages','social_django.context_processors.backends',# <-- Here 'social_django.context_processors.login_redirect',# <-- Here ],},] LOGIN_REDIRECT_URL = 'test' LOGOUT_REDIRECT_URL = 'thanks' SOCIAL_AUTH_FACEBOOK_KEY = '1289678764728890' # App ID SOCIAL_AUTH_FACEBOOK_SECRET = '1c2a66c9c8116e4e2d97cb059db5d6a9' # App Secret 更改为vectorum。

更改模块实例连接，以使vectornum和zeroexpected的testbench信号不发生争用。

将连接到模块输出的信号从yexpected更改为reg。

wire

这修复了所有编译错误。