我正在Verilog中构建ALU，而我的自检测试台不断收到此连续的蓝色错误？

如何解决我正在Verilog中构建ALU，而我的自检测试台不断收到此连续的蓝色错误？

我的任务是建立ALU。但是，我一定不明白带有file.tv的自检测试台应如何运行。我已经运行了其他简单的测试平台。我确定我的testbench模块的编写方式存在问题，

1. 代码编译（使用quartus）
2. 用二进制文件制作一个文本文件，并将其转换为“ test.tv”文件
3. 打开modelsim并添加文件
4. 当我运行它时，出现了一个问题，就是它一直显示蓝色错误。.

这是我的代码：

module ALU(input [31:0] a,b,input [2:0] f,output reg [31:0] y,output reg zero);

always @(*) begin
case(f)
        3'b000: y = a & b;  
        3'b001: y = a | b;  
        3'b010: y = a + b;    
        3'b011: y = 32'b0;    
        3'b100: y = a & ~b;
        3'b101: y = a | ~b;
        3'b110: y = a - b;
        3'b111: y = a < b;
     default: y = 32'b0;
endcase
    if(y==0)
        zero=1'b1;
    else
        zero=1'b0;
end
endmodule

// **********************

module ALUtest();
reg clk;
reg [31:0] a,yexpected;
wire [31:0] y;
reg [2:0] f;
reg zeroexpected;
wire zero;
reg [31:0] vectornum,errors;
reg [100:0] testvectors[10000:0];

ALU dut(a,f,y,zero);

always
begin
    clk = 1; #5; clk = 0; #5;
end

initial
begin
    $readmemb("test.tv",testvectors);
    vectornum = 0; errors = 0;
end

always@(posedge clk)
begin
#1; {a,yexpected,zeroexpected} = testvectors[vectornum]; 
end

always @(negedge clk)
begin
if (y !== yexpected) begin
$display("Error: inputs = %b",{a,f});
$display(" outputs = %b (%b expected)",yexpected);
errors = errors + 1;
end

vectornum = vectornum + 1;
if (testvectors[vectornum] === 4'bx) begin
    $display("%d tests completed with %d errors",vectornum,errors);
    $stop;
 end
end

endmodule

// *************************************

连续错误，直到我停止它为止一直运行：

Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 
Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 
Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 
Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 

这是我的“ test.tv”文件的二进制格式

00000000000000000000000000000000_00000000000000000000000000000000_010_00000000000000000000000000000000_1
00000000000000000000000000000000_11111111111111111111111111111111_010_11111111111111111111111111111111_0
00000000000000000000000000000000_01010101010101010101010101010101_010_01010101010101010101010101010101_0

我知道这看起来很愚蠢和简单，但是我确实在尝试学习这一点，显然不了解某些内容。有人可以帮忙吗？预先感谢！

解决方法

testvectors声明为：

reg [100:0] testvectors[10000:0];

100:0表示testvectors的宽度为101位，但是您正在将其与4位值进行比较（4'bx与4'bxxxx相同）。

更改：

    if (testvectors[vectornum] === 4'bx) begin

收件人：

    if (testvectors[vectornum] === {101{1'bx}}) begin

使用您的3行test.tv文件对我来说就停止了。

---

请注意，在以下表达式中，LHS（32 * 3 + 3 + 1）为100位，但RHS为101位：

{a,b,f,yexpected,zeroexpected} = testvectors[vectornum]

此外，您仅在test.tv文件中指定100位。也许您应该将testvectors声明为100位宽：

reg [99:0] testvectors[10000:0];