systemverilog中具有实际数据类型的inout端口

如何解决systemverilog中具有实际数据类型的inout端口

我的模块中需要有一个inout数据类型的real端口。我还需要在该端口中具有多个驱动程序解析功能。 （看到了nettype，但在LRM的模块端口中没有看到它的用法）

这是示例代码。

module abc (
  input real vref1,output real vout);

  assign vout = vref1 * 3.17;
endmodule

module def (
  input logic out_en,input logic data,output logic vref1);

  bufif1 b1 (vref1,data,out_en);
endmodule

module top (
  inout real vref1,input logic out_en,output real vout);
  
  logic vref1_dig_l;

  assign vref1 = (vref1_dig_l === 1'bz) ? 100.0 : ((vref1_dig_l == 1'b0) ? 0.0 : 20.0);

  abc a1 (vref1,vout);
  def d1 (out_en,vref1_dig_l);
endmodule

module temp ();
  real  vref1;
  logic out_en;
  logic data;
  real vout;

  top t1 (vref1,out_en,vout);

  initial 
    $monitor("vref1 - %0f,out_en - %0b,data - %0b,vout - %0f",vref1,vout);

  initial begin
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
  end
endmodule

这给我以下错误-

  inout real vref1,|
xmvlog: *E,SVNTRL (../b.sv,25|17): A module port that is a net cannot be of type 'real' or 'shortreal' by SystemVerilog language rules.

解决方法

内置网络对象（例如wire，tri，wand等）不能具有由四态类型{{1}组成的数据类型以外的数据类型。 }。内置网络均具有针对多个驱动程序的预定义分辨率功能。

logic应该具有多个驱动程序，因此在这种端口上仅允许使用网络。 如果要在网络上使用inout数据类型，则需要使用用户定义的real定义它，以便可以将解析函数与网络相关联。也就是说，您是否要对各个驱动程序进行平均，求和，最大值等。1800-2017年有一些示例，大多数工具都将这些示例提供为易于使用的软件包。

,

您可以使用以下内容：

nettype real nreal;

module top (
  inout nreal vref1,...

但是，real不是可综合的概念，不能在门级逻辑中使用，因此以下内容是非法的：bufif1 b1 (vref1,data,out_en)，verif1为实数。

解决问题的另一种方法是使用系统Verilog函数将实数转换为位，反之亦然（lrm 20.5）

    [63:0] $realtobits ( real_val )
    real $bitstoreal ( bit_val )

有关temp模块init块中的分配问题：

根据Verilog规则，来自过程块的任何分配的lhs必须是变量。 “初始”块是程序块。 “ net”不是变量。

临时，您必须将vref1声明为'nreal'，这是一个净类型，您不能从过程块中对其进行分配。您将需要一个varialbe作为中间阶段：

nreal vref1;
real vref1_real;
assign nreal = vref1_real;

...
initial begin
    vref1_real = your expression;
...

以上内容将解决您的分配问题。

在您的情况下，看起来也需要解析功能。如下所示可以帮助您：

function automatic real nres_avg (input real drivers[]);
    return drivers.sum/drivers.size(); // average of all drivers
endfunction
nettype real nreal with nres_avg;