如何解决Emacs 从缩进中排除关键字 (Verilog)
我在使用以下 emacs 缩进选项时遇到问题
setq verilog-cexp-indent
我想设置为 4 申请 1 行 if-else,for,case .. etc
但是当我这样做时,它会缩进模块关键字。 我可以从中排除“模块关键字”还是有更好的方法来做到这一点?
解决方法
您应该查看 Verilog 模式的说明。为此,请执行 M-x find-library<RET>verilog-mode<RET>
。在那里你会看到(以及其他信息):
;; ;; User customization for Verilog mode
;; (setq verilog-indent-level 3
;; verilog-indent-level-module 3
;; verilog-indent-level-declaration 3
;; verilog-indent-level-behavioral 3
;; verilog-indent-level-directive 1
;; verilog-case-indent 2
;; verilog-auto-newline t
;; verilog-auto-indent-on-newline t
;; verilog-tab-always-indent t
;; verilog-auto-endcomments t
;; verilog-minimum-comment-distance 40
;; verilog-indent-begin-after-if t
;; verilog-auto-lineup 'declarations
;; verilog-linter "my_lint_shell_command"
;; )
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