MSI-X 如何触发中断处理程序？是否需要轮询选择的内存地址？

如何解决MSI-X 如何触发中断处理程序？是否需要轮询选择的内存地址？

我有一个使用 UEFI 启动的小内核。我正在使用 QEMU 进行虚拟化。我想在我的内核中编写一个 xHCI 驱动程序来支持 USB 键盘。我很难找到简洁明了的信息。我在内核中“找到”了 xHCI。我有一个指向它的 PCI 配置空间的指针。它支持 MSI-X。我想使用 MSI-X，但我无法理解它如何与 xHCI 和 USB 配合使用。

我的问题是通常 osdev.org 提供的信息非常丰富，并且具有实现某些功能所需的基础。在 MSI-X 的情况下，情况似乎并非如此。我很难将 osdev.org 上的所有信息与 MSI-X 功能联系起来。

所以基本上，我找到了 MSI-X 表，然后我在那里设置了一些地址来告诉 xHCI PCI 设备写入该地址以触发中断。但是在某个时候会调用一个中断处理程序吗？我是否需要轮询这个地址来确定是否发生了中断？我原以为 MSI-X 表中的向量控制字段让我设置一个中断向量，但所有位都被保留。

编辑

我发现以下 stackoverflow 问答部分回答了我的问题：Question about Message Signaled Interrupts (MSI) on x86 LAPIC system。

所以基本上，数据寄存器的低字节包含要触发的向量，消息地址寄存器包含要触发的 LAPIC id。我还有一些问题。

1. 为什么“消息地址寄存器包含固定的 0xFEE 顶部”。

2. 消息地址寄存器中的 RH、DM 和 XX 位是什么？

3. 这如何与 LAPIC 配合使用？基本上，它如何触发 LAPIC 中的中断。它是 PCI 设备的一项特殊功能，允许它们在 LAPIC 中触发中断。或者仅仅是 PCI 设备将某些特定数据写入 LAPIC 的内存映射寄存器，从而触发中断。因为通常 LAPIC 是从内核内部访问的，每个 LAPIC 的地址都相同。是不是来自 CPU 之外的某种处理器间中断？

解决方法

1. 为什么“消息地址寄存器包含 0xFEE 的固定顶部”。

CPU 就像网络 - 带有描述其内容的标头的数据包，这些数据包围绕基于“地址”（就像 TCP/IP 数据包中的 IP 地址）的一组链接进行路由。

MSI 本质上是一个数据包，表示“将此数据写入该地址”，其中该地址对应于另一个设备（CPU 内的本地 APIC）并且是必需的，因为这是该数据包的总线协议所要求的/message 类型，因为它告诉本地 APIC 它必须接受数据包并进行干预。如果地址部分是错误的，那么它看起来就像是对其他任何东西的任何其他写入（并且不会被本地 APIC 接受，也不会作为 IRQ 传递到 CPU 的核心）。

注意：理论上，对于大多数（Intel）CPU 来说，本地 APIC 的物理地址是可以改变的。在实践中，没有任何理智的理由想要这样做，如果本地 APIC 的物理地址发生变化，我认为标准/原始“0xFEE.....”地址范围仍然硬连接到本地 APIC 中接受 MSI。

2. 消息地址寄存器中的 RH、DM 和 XX 位是什么？

本地 APIC（以及其他用途）被一个 CPU 上的软件（内核）用来向其他 CPU 发送 IRQ/s；称为“处理器间中断”（IPI）。当 MSI 被发明时，他们只是重新使用了 IPI 已经存在的相同标志。换句话说，DM（目标模式）和大多数其他位在英特尔手册中描述本地 APIC 的部分中定义。要正确理解这些位，您需要了解本地 APIC 和 IPI；尤其是关于 IPI 交付的部分。

后来（在引入硬件虚拟化时）英特尔添加了“重定向提示”（允许将来自设备的 IRQ 重定向到特定的虚拟机）。这在名为“面向定向 I/O 架构规范的英特尔® 虚拟化技术”的规范中进行了描述（可在此处获取：https://software.intel.com/content/www/us/en/develop/download/intel-virtualization-technology-for-directed-io-architecture-specification.html）。

甚至后来，英特尔想要支持超过 255 个 CPU 的系统，但“APIC ID”是一个 8 位 ID（将系统限制为最多 255 个 CPU 和一个 IO APIC）。为了解决这个问题，他们创建了 x2APIC（它改变了很多东西——32 位 APIC ID，由 MSR 访问的本地 APIC 而不是物理地址，......）。然而，所有旧设备（包括 IO APIC 和 MSI）都是为 8 位 APIC ID 设计的，所以为了解决这个问题，他们只是回收了他们已经拥有的相同的“IRQ 重新映射”（来自虚拟化），以便 8 位的 IRQ APIC ID 可以重新映射到具有 32 位 APIC ID 的 IRQ。结果是相对可怕和过度混乱（例如，一个想要支持大量 CPU 的内核需要使用 IOMMU 来处理与虚拟化无关的事情），但它没有向后兼容性问题。

3. 这如何与 lAPIC 配合使用？基本上，它是如何触发 lAPIC 中的中断的。

我希望（对于 P6 及更高版本 - 80486 和 Pentium 使用不同的“3 线 APIC 总线”）它都使用相同的“数据包格式”（消息） - 例如IO APIC 发送与 IPI 和 MSI 使用的相同的“将此数据写入此地址”数据包/消息（到本地 APIC）。

是否是来自 CPU 外部的某种处理器间中断？

是的！ :-)