是否可以在verilog的\'generate\'中增加/初始化变量？

如何解决是否可以在verilog的\'generate\'中增加/初始化变量？

| 我对ѭ0表示怀疑，我的代码是：

parameter m=1;

generate 
 for(i=0; i<m; i=i+1) :loopstart
 begin
  statements;
 end
endgenerate

在此循环内，m应为2 ^ 0、2 ^ 1、2 ^ 2，依此类推。以来 不支持取幂，我想到了初始化m然后 在每次迭代中将其乘以2。 我有几个问题： 是否可以以某种方式在内部使用

m << 1

（因为这与 乘以2）？如果这样做，将导致错误。 我提到了Samir Palnitkar的书，该书说always语句在一个generate中起作用，所以我尝试了：

always @(m)
 m <= m*2; // (or m << 1)

这不起作用。我意识到这是行不通的，因为

m

是一个参数而不是变量。 如果我认为正确，则无法使用

genvar

来完成，因为无法初始化

genvar

。 有其他选择吗？     

解决方法

由于不支持指数，因此似乎已经创建了该问题。他们是 ：

2**0 => 1
2**1 => 2
2**2 => 4

注意：

always @(m)
 m <= m*2; // (or m << 1)

由于某些原因，这是错误的 请勿在组合块中使用ѭ9 在上面的表达式中，m定义了自己并重新触发了循环。 我还将避免使用命名敏感度列表，并使用“ 10”来避免由于不完整的敏感度列表而导致硬件仿真不匹配。 参数和局部参数用于定义常量，如果它们不是常量，则使用其他逻辑或整数类型。

logic [31:0] m = 0;
logic [31:0] power_two_m;
always @* begin
  power_two_m = 2**m;
  power_two_m = 1 << m;
end

    ,取而代之的是

i++

使用

i=i+1

和..忘了C.